xilinx timing 分析 - 经验交流

xilinxRapidIO IP核收费吗？请问各位大神xilinxRapidio IP核还收费吗？...processingrunning我用的是XilinxV5板，设置位置是项目下的用户约束>创建时序约束，然后项目实现后的查看方式是在DesignSummary:时序约束:所有约束设置为Pass 。

1、QuartusII软件与ISE软件分别是干什么用的?QuartusII是Altera公司的一款综合性CPLD/FPGA开发软件。ISE是Xilinx公司的硬件设计工具。QuartusIIdesign是systemonaprogrammablechip(SOPC)最先进、最复杂的设计环境。QuartusIIdesign为timingclosure和LogicLock提供了完整的基于模块的设计流程。

2、spartan6FPGA的IP核ROM中存放大量数据对FPGA有什么影响比较安全的办法是做FPGA系统时钟的时序约束。如果约束通过，就没有问题。设置位置是项目下的用户约束>创建时序约束，然后项目实现后的查看方式是在DesignSummary:时序约束:所有约束设置为通过。需要一个大容量的sp6来保存64X16Kbit的数据。比如xl16有32个16K的BRAM，装不下一半的数据。成本太高了。最好有flash之类的插件。

3、以前是学计算机的,学习c语言等等,现在学Veriloghdl是不是很难,或者...1: (verilog HDL)硬件描述语言只要有C的基础，比C容易学！2.FPGA应用开发(从一开始)，EDA技术和VHDL ， Verilog数字系统设计，看你在哪里开发，通信行业很需要这方面的技术，数字和模拟是基础。3.软件需要非常熟练的使用QuartusII)(Xilinx等开发软件。如果你两个都学不会，恭喜你白学了。

【xilinx timing 分析】4.就业可以在FPGA芯片卡方向。5.一份工作要做的事情，对于同一岗位的每个企业都是不一样的。例如，我有一个朋友在一家公司的R